關(guān)于高速高密度PCB設(shè)計的新挑戰(zhàn)簡單分析說到如何利用先進的EDA工具以及最優(yōu)化的方法和流程的問題，現(xiàn)在高質(zhì)量、高效率的完成設(shè)計，已經(jīng)成為系統(tǒng)廠商和設(shè)計工程師不得不面對的問題。 　　熱點：從信號完整性向電源完整性 方面轉(zhuǎn)移　　 談到高速設(shè)計，人們首先想到的就是信號完整性問題。信號完整性主要是指信號在信號線上傳輸?shù)馁|(zhì)量，當(dāng)電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達接收芯片管腳時，該電路就有很好的信號完整性。當(dāng)信號不能正常響應(yīng)或者信號質(zhì)量不能使系統(tǒng)長期穩(wěn)定工作時，就出現(xiàn)了信號完整性問題，信號完整性主要表現(xiàn)在延遲、反射、串?dāng)_、時序、振蕩等幾個方面。一般認為，當(dāng)系統(tǒng)工作在50MHz時，就會產(chǎn)生信號完整性問題，而隨著系統(tǒng)和器件頻率的不斷攀升，信號完整性的問題也就愈發(fā)突出。元器件和PCB板的參數(shù)、元器件在PCB板上的布局、高速信號的布線等這些問題都會引起信號完整性問題，導(dǎo)致系統(tǒng)工作不穩(wěn)定，甚至完全不能正常工作。 信號完整性技術(shù)經(jīng)過幾十年的發(fā)展，其理論和分析方法都已經(jīng)較為成熟。對于信號完整性問題，陳蘭兵認為，信號完整性不是某個人的問題，它涉及到設(shè)計鏈的每一個環(huán)節(jié)，不但系統(tǒng)設(shè)計工程師、硬件工程師、PCB工程師要考慮，甚至在制造時也不能忽視。解決信號完整性問題，必須借助先進的仿真工具，如Cadence的SPECCTRAQuest就是不錯的仿真工具，利用它可以在設(shè)計前期進行建模、仿真，從而形成約束規(guī)則指導(dǎo)后期的布局布線，提高設(shè)計效率。隨著Cadence 在今年6月推出的專門針對千兆赫信號的仿真器MGH——它是業(yè)界首個可以在幾秒之內(nèi)完成數(shù)萬BIT千兆赫信號的仿真器——信號完整性技術(shù)更臻完善?！　?相對于信號完整性，電源完整性是一種較新的技術(shù)，它被認為是高速高密度PCB設(shè)計目前最大的挑戰(zhàn)之一。電源完整性是指在高速系統(tǒng)中，電源傳輸系統(tǒng)（PDS power deliver system）在不同頻率上，阻抗特性不同，使PCB板上電源層與地層間的電壓在電路板的各處不盡相同，從而造成供電不連續(xù)，產(chǎn)生電標(biāo)明電路板自身的電容為74nF。為了使阻抗在1MHz處低于方針阻抗82.5mΩ，電容值至少應(yīng)為2μF——幾乎是電路板自身電容的30倍。為此首要需求增加22個0.1μF的電容矩陣。圖中深藍色曲線是顛末從頭描繪后的阻抗特性。在大多數(shù)的頻率范圍內(nèi)，描繪滿意了阻抗特性的懇求。但在帶寬的高端，電容的ESL(等效串聯(lián)電感)、ESR(等效串聯(lián)電阻)以及由電容距離帶來的附加電感使阻抗曲線沒有到達阻抗特性懇求?！　∮捎诟〉碾娙菥哂懈〉腅SL和ESR值，因而增加旁路有助于進步其高頻特性。圖5中的淺藍色曲線是又增加10nF電容矩陣后的阻抗曲線。綠色曲線標(biāo)明再次增加1nF電容矩陣后的成果。每一等級電容矩陣的增加都進步了阻抗特性，但成果依然剛剛滿意阻抗特性的懇求。　　在描繪的這個期間，描繪者可以增加電磁仿真與電路仿真一起來完結(jié)描繪。這種辦法使描繪者可以精確地為低端的阻抗建模，包羅電源的負載效應(yīng)。它也可以直接仿真電源管腳上的噪聲然后直接驗證電源層噪聲，防止對電源層阻抗的過多剖析招致的不必要的描繪開支?！　∈滓獞?yīng)在選定的方位增加輸入和輸出端口。上文曾經(jīng)在一個IC芯片處增加了端口，接著應(yīng)該在電源輸入端增加一個端口，還在其它兩塊芯片的裝置方位增加兩個端口。然后在SIwave中你可以進行寬頻掃描，在整個帶寬內(nèi)取得4×4的S參數(shù)散射矩陣。接下來可以運用Full-Wave Spice發(fā)生與Spice兼容的電路文件以便在電路仿真環(huán)境中進一步剖析。　　在發(fā)生的電路文件中，PCB板在電路的中間方位。電路文件還包羅FPGA的模型——伴有一個電流探針和一個差分電壓探針的電流源。Full-wave Spice創(chuàng)立的Spice電路還包羅上文說到的三個電容矩陣。若是在IC處再增加第四個電容矩陣將進一步減小高端阻抗。電路還包羅一個直流電源，電源伴有少數(shù)容值從1nF到100μF的退耦電容。別的還包羅其它兩個IC芯片的模型，周圍伴有少數(shù)100nF的電容矩陣。圖6，藍色和綠色曲線別離標(biāo)明在沒有增加和增加結(jié)尾一組電容矩陣后IC芯片的電源完好性曲線；赤色曲線代表芯片輸入電流的驟變?！　D6顯現(xiàn)了FPGA的電源電壓的噪聲仿真成果。赤色曲線代表芯片輸入電流的驟變——在0.2納秒內(nèi)電流由0A改變到2A。藍色曲線標(biāo)明沒有增加結(jié)尾一組電容矩陣時IC芯片的電壓曲線。與3.3V比較，電壓的動搖曾經(jīng)很小了，但仍是超越了5%的標(biāo)準(zhǔn)懇求。綠色曲線標(biāo)明增加了第四組電容矩陣后電壓的動搖曲線，結(jié)尾的描繪滿意了電源噪聲小于165mV的標(biāo)準(zhǔn)懇求?？梢杂孟嗤霓k法剖析電路板上其它的芯片，包管他們不受電源壓降和地彈的影響。在本例中別的兩芯片別離吸收100mA和50mA電流，相對來說，它們對噪聲的奉獻是很小的。　　高速電路的PCB板級描繪是非常具有挑戰(zhàn)性的。為了包管電路的正確任務(wù)，需求精心描繪電路的PDS，包羅在電路板上增加數(shù)以百計的退耦電容，而且依據(jù)需求挑選適宜的電容值及其方位。選用對虛擬原型進行仿真的辦法代替重復(fù)實驗的描繪辦法來優(yōu)化電路板的電源完好性描繪，可以有用縮短描繪周期而且節(jié)省描繪本錢。.